三极管和MOSFET选型规范

1. 三极管和MOSFET器件选型原则

1.1 三极管及MOSFET分类简介

表1 三极管及MOSFET分类

类型

类型细分

应用场景

三极管

射频信号三极管

射频开关及射频小信号放大

三极管

普通小信号三极管

小信号回路开关及信号放大

三极管

功率三极管

功率回路开关，推挽放大

MOSFET

小信号MOSFET

小信号回路开关

MOSFET

功率MOSFET（<=250V）

AC-DC,DC-DC电源模块

MOSFET

功率MOSFET（600V~650V）

AC-DC电源模块

MOSFET

功率MOSFET（800V~1000V）

AC-DC电源模块，UPS，逆变器

MOSFET

功率MOSFET（1000V~1700V）

空调压缩机驱动电路

MOSFET

功率MOSFET（SIC）>=600V

AC-DC电源模块（高效率）

MOSFET

功率MOSFET（GAN）（100V~600V）

超高频领域（1Mhz以上），更高Power density的应用领域。

1.1.1 三极管选型原则

行业发展总趋势为：小型化、表贴化，高频化，高效率化，集成化，绿色化。重点突出小型化和表贴化。

近年来，随着MOSFET的发展，在低功率高速开关领域，MOSFET正逐步替代三极管，行业主流厂家对三极管的研发投入也逐年减少，在芯片技术方面基本没有投入，器件的技术发展主要体现在晶圆工艺的升级（6inch wafer转8inch wafer）及封装小型化及表贴化上。另外，相对普通三极管，RF三极管的主要发展方向是低压电压供电，低噪声，高频及高效。

选型原则如下：

1）禁选处于生命周期末期的插件封装器件，如TO92

2）优选行业主流小型化表贴器件，如SOT23，STO323，SOT523等，对于多管应用，优先考虑双管封装如SOT363及SOT563

3）对于开关应用场景，优先考虑选用MOSFET

4）射频三极管优选低电压供电，低噪声，高频及高效器件。

1.1.2 MOSFET选型原则

行业技术发展总趋势为：小型化、表贴化，高频化，高功率密度化，高效率化，高可靠性，集成化，绿色化。重点突出高频化，高功率密度化，高可靠性及集成化。

行业技术发展趋势主要体现在MOSFET芯片材料，晶圆技术，芯片技术及封装技术的演进及发展。选型原则如下：

禁止选用处于生命周期末期的插件封装器件（能源用TO220，TO247除外）及封装为SO8，DPAK的表贴器件。

对于信号MOSFET推荐选用栅极集成TVS保护的小型化表贴器件。

1）对于Vds<=250V的功率MOSFET

单管优选行业主流无引脚表贴功率封装POWERPAK 5X6及POWERPAK3X3，在散热不满足要求的情况下可考虑翼型带引脚表贴封装D2PAK；

Buck上下管集成方案优选下管sourcing down POWERPAK5X6 dual封装；

电源模块考虑到器件散热问题，可选行业主流插件封装TO220

对于缓起及热插拔应用，选用器件时请重点评估器件是否工作在其安全工作区域

开关应用需同缓起，热插拔及ORing应用区分选型

超高频领域（1MHz以上），可考虑用GANMOS替代，从而提高效率降低系统面积。

2）对于Vds介于600V~650V的高压功率MOSFET，其用于AC电源模块优先考虑选用Vds为650V的器件；

封装根据电源模块散热及结构设计要求推荐选用表贴器件POWERPAK 8X8及插件TO247，未来还可考虑表贴器件POWERPAK5X6；

对于在电路中工作频率不高的场景如当前PFC电路，优选寄生二极管不带快恢复特性的MOSFET（如INFINEON C3，C6，P6系类），对于电路中工作频率较高的场景如LLC电路，优选寄生二极管带恢复特性的MOSFET（如INFINEON CFD系列）；

对于电源效率要求不是特别高的场景，部分MOSFET可以考虑用高速IGBT替换，达到降成本的目的。对于高效模块，可考虑选用SIC MOSFET替代传统Si MOSFET，达到提升电源工作效率的目的；

对于Vds高于800V的MOSFET，如果Id大于5A，建议考虑选用IGBT，如果Id小于5A，建议选用行业主流封装TO247，TO220或D2PAK；

原则上禁止选用耗尽性JFET，如遇到特殊电流需使用，请在行业主流封装SOT23Z中选择。

2. 三极管和MOSFET器件选型关键要素

2.1. 三极管选型关键要素

三极管在电路中有放大和开关两种作用，目前在我司的电路中三极管主要起开关作用。在选择三极管的时候，从以下几个方面进行考虑：参数、封装、性能（低压降、低阻抗、高放大倍数、高开关效率）

1）参数的选择：三极管有很多参数，选型对于三极管的参数没有特殊的要求，需要关注的参数有Vceo、Vcbo、Vebo、Ic(av)、Pd、Hef。比较重要的参数是Vceo、Ic(av)，对于Vceo的值有时厂家会给Vces的值，不能用Vces的值作为Vceo，因为Vces=Vcbo>Vceo。如果器件的电压和电流值在降额后满足需求，Pd可以不用过多的去考虑（三极管做放大用、作电压线性转化以及三极管功率比较大的场合需要考虑Pd）。

在满足降额规范要求的前提下，考虑输出电流和相应的耗散功率，击穿电压大小，放大倍数等参数。同时，应尽量选用热阻小，允许结温高的器件。

2）封装：三极管的封装的发展趋势是小型化、表贴化、平脚化、无引脚化。

封装质量优劣的是用芯片面积与封装面积的比值来判断的，比值越接近1越好。目前三极管最小封装是sot883（DFN1006-3），优选封装有sot883、sot663、sot23、sot89、sot223、sot666。由于三极管的功率需求越来越小，所以小封装三极管是其引进的一个方向，在参数满足规格的前提下尽量选择小封装。

3）性能：选择低Vce（sat）的、低阻抗的器件。目前NXP、ON、ZETEX等均推出了低饱和压降的器件，在选型时可以优先考虑。

2.2. MOSFET选型关键要素

1）漏源击穿电压V(BR)DSS：漏源击穿电压V(BR)DSS一般是在结温Tj=25℃下，VGS=0V，ID为数百A下的测试值，由于V(BR)DSS和Rds(on)成反比，因此多数厂家MOSFET的上限为1000V。V(BR)DSS与温度有关，Tj上升100℃，V(BR)DSS约线性增加10%。反之，Tj下降时，V(BR)DSS以相同比例下降。这一特性可以看作MOSFET的优点之一，它保证了内部成千上万个元胞在雪崩击穿时，难以使雪崩电流密集于某一点而导致器件损坏（不同于功率三极管）。

2）最大额定栅源电压VGS

栅源之间的SiO2氧化层很薄，因此在二者之间加上不高的电压就会在内部形成很高的电场，而电场超过SiO2材料的承受能力便发生击穿导致器件失效。

最大额定栅源电压VGS多数厂家资料为20V，（对于低驱动电压的低压MOSFET一般为10V）。目前很多厂对于高驱动电压MOSFET已将此极限电压提高到30V。SIC MOSFET则多为10V~25V间，启动电压不对称，选用时需注意驱动部分的设计。

2.2.2 影响损耗的主要参数

对于MOSFET，当频率小于100KHz时，主要是导通损耗占的比重最大。因此影响损耗的主要参数为通态电阻Rds(on)。一般厂家给出的Rds(on)值，是在规定的VGS（如10V）ID（一般为标称电流值）、Tj（一般为25℃）条件下的值。

对于Rds(on)，有以下特性：对生产厂家来说，在相同设计及工艺条件下，如果提高MOSFET的Rds(on)值，会导致Rds(on)升高。Rds(on)值随着结温升高而近似线性升高。其结果是导致损耗增加，例如下图IRF640的Rds(on)与Tj关系图，如果结温在120℃时，Rds(on)值将是25℃时的1.8倍。因此导通损耗I2*Rds(on)也将增加到1.8倍；相对于Si MOSFET，SiC MOSFET由于其禁带宽度较Si MOSFET宽，所以其温度特性明显优于Si MOSFET。在150℃的条件下，SIC MOSFET的Rds(on)仅仅比在25℃条件下增加20%。

图1 Rds(on)与Tj关系图

与VGS的关系：为了将Rds(on)降低到最小，至少VGS要提高到10V（4V驱动的产品约外加5V）才可降到最小。此外，即使将VGS提高到12V~15V以上，也不会对Rds(on)的降低起多大作用（如果在占空比小的情况下有接近或超出直流额定电流的运用，另当别论），不必要地增大这种栅压，会加大充电电流，增加驱动损耗，并容易在栅源间发生尖峰电压。增加栅源击穿的失效概率。因此对于一般的MOSFET，12V驱动即可。

相同的结温下，随着ID增大，Rds(on)有轻微增大。计算功耗时，可以忽略该变化。在实际使用中，如果增大ID值，导致发热上升，那是因为散热条件（热阻）不变，ID增加，功耗P= I2* Rds(on)增加，结温升高，Rds(on)随之升高，进一步加大功耗。

另外，当频率超过100KHz后，开关损耗所占的比例不能忽视，这时就必须注意器件本身的栅极电荷Qg，输出电容Coss，以及栅极驱动电阻对开关损耗的影响。特别是通态电阻越小的MOSFET，通常其元胞密度就越大，因此Qg、Coss就会越大，这就会增大开关损耗。

近来，由于MOSFET的应用频率进一步提高，在低压大电流的MOSFET生产上，还需注意从工艺设计上改善MOSFET内部寄生的Rg，以降低MOSFET的开关损耗，提高应用频率（或提高电流）

2.2.3 电流处理能力参数

限制电流处理能力的最终因素是最大可允许结温（通常厂家规定为150℃）。一般用可持续直流漏极电流ID、额定峰值电流IDM来表征。

1）可持续直流漏极电流ID

实际可允许最大ID值是决定于Rds(on)、结-壳热阻RJC（它决定于器件的芯片封装材料及工艺水平）、最大可允许结温Tj，以及壳温Tc等机构参数。它们满足一下公式：

I2* Rds(on)*Rjc=Tjmax-Tc

其中Rds(on)、Rjc、Tjmax由器件本身的特性决定，Tc则与设计有关，如散热条件、功耗等（注：可允许最大漏极功耗Pd= I2*Rds(on)=(Tjmax-Tc)/Rjc）。一般厂家资料给出的是壳温下的ID值，另外有些厂家还给出了最大ID和Tc之间的关系曲线。

图2 ID与Tc关系图

以IRF640为例，电流标称值为18A（Tc=25℃下），其ID和Tc的关系如上图。由图可见，当壳温有25℃变到125℃时，可见最大直流漏极电流由18A下降到8A。必须注意，Tc=25℃下的ID仅仅具有参考意义（可以进行不同管子之间的比较），因为它是假定散热条件足够的好，外壳温度始终为25℃（在实际应用中，根本不可能），从而根据公式I2* Rds(on)*Rjc=Tjmax-Tc推算出来的。但在实际应用情况下，由于环境温度和实际散热条件的限制，壳温通常远远大于25℃，且最高结温通常要保持在20℃以上的降额。因此，可允许直流漏极电流必须随温度升高而降额使用。

2）额定峰值电流IDM

如果电流脉冲或占空比较小时，则允许其超过ID值，但其脉冲宽度或占空比需要受到最大可允许结温的限制。一般厂家资料规定25℃下的额定峰值电流IDM值为ID值的四倍，并且是在VGS=20V下得到的。

2.2.4 与栅极驱动有关的参数

由于在G、D、S各极之间存在不可避免的寄生电容。因此，在驱动时，该电容器有充放电电流和充放电时间，这便是驱动损耗、开关损耗产生的根本原因。器件的开关特性通常以Qg来衡量。

1）输入电容Ciss、反向传输电容Crss、输出电容Coss

由于在G、D、S各极之间存在不可避免的寄生电容，因此，在驱动时，改电容器有充放电电流和充放电时间，这便是驱动损耗、开关损耗产生的根本原因。器件的开关特性通常以Qg来衡量。

1）输入电容Ciss、反向传输电容Crss、输出电容Coss

图3 MOSFET寄生电容

如上图，Ciss=Cgd+Cgs，Crss=Cgd，Coss=Cds+Cgd

2）总的栅极电荷Qg

它表示在开通过程中要达到规定的栅极电压所需要的充电电荷。是在规定的VDS、ID及VGS（一般为10V）条件下测得的。

由于弥勒效应的存在，Cgd虽然比Cgs小很多，但在驱动过程中它起的作用最大，因此客观来讲，考察MOSFET的Qg比考察Ciss等来得更为准确一些。

另外还有栅极电荷Qge、栅极电荷（弥勒电荷）Qgd两个参数。

如下图以IRF640为例，示意它们的波形。

图4 栅极电荷与VG

3）栅极电阻Rg，开通延迟时间td(on)、上升时间tr、关断延迟时间td(off)、下降时间tf

同样描述的是器件的开关性能，同时关系到器件的驱动损耗。其具体值与测试条件密切相关。比较不同的管子时尤其要引起注意。否则容易为厂家所误导。

2.2.5 与可靠性有关的参数

1）最大可允许结温Tjmax

这是可靠性最为重要的参数，对MOSFET，一般厂家都标为150℃，也有125℃和175℃的特殊半导体器件。

2）雪崩额定值

由于漏感和分布电感以及关断时的di/dt，可能会产生电压尖峰从而强制MOSFET进入雪崩击穿区，VDS被钳制在实际的击穿电压点，但如果进入雪崩击穿区的实际很短，能量很小，器件本身则可以将其消耗掉而不至于损坏。

有三个参数能表征这一特性，即可允许单次脉冲雪崩能量EAS、可允许重复脉冲雪崩能量EAS（脉宽受到最大结温限制）、发生雪崩时的初始最大雪崩电流IAR。雪崩能量额定值随结温升高而显著下降，随发生雪崩时起始电流的增加而下降。

如果器件工作时有雪崩情况，注意在老化工程中，由于结温会相应升高，雪崩能力会相应下降，如果下降到一定程度则有可能是器件损坏，并且这种损坏通常只呈现一定的比例。（当然也有可能是其它原因引起MOSFET损坏，如变压器在高温大电流下的磁饱和）

3）栅极漏电流IGSS、漏极断态漏电流IDSS

这两个参数在具体设计时可能用不到，但它限制了器件内部工艺、材料的好坏，其值尽管可能是小到mA级或uA级，但比较器件时，通过测试它随电压变化（尤其是高温下）的情况也可以比较判断器件的优劣。

2.2.6 与寄生源漏二极管有关的参数

在某些电路可能要运用到体内二极管进行续流，此时则需要考察二极管的参数。

1）的dv/dt值

体寄生二极管续流时，少子空穴也参与了导电，并且浓度很高，当二极管导通周期结束，外电路使二极管反转时，如果D、S之间的电压上升过快，大量少子空穴有一部分来不及复合掉，引起横向流过体区的电流，该电流在P+区和源区N+之间形成的压降可能使寄生的三极管导通，（漏极D相当于寄生NPN三极管的集电极、P+相当于基极，源极S极相当于发射极，基极发射极有正向压降时，由于dv/dt大，电压上升快，集电极与发射极之间也有正电压，因此寄生三极管导通），电流会密集于第一个导通的元胞，从而使器件热击穿损坏。

2）其它参数

a.反向恢复特性，有反向恢复电荷、反向恢复时间。续流运用时要考虑匹配。

b.电流电压参数，有正向压降VSD，其电流参数IS、ISM与ID、IDM相同，相对于SI MOSFET，SIC MOSFET的寄生二极管的正向压降，这是因为SIC的拐点电压（Knee voltage：point at which diode turn on）是Si的3倍，这非常近似于它们禁带宽度的比值，因此SIC MOSFET的VSD约为2.5V，而Si MOSFET的VSD约为0,8V。

2.2.7 封装

封装选用主要结合系统的结构设计，热设计，单板加工工艺及可靠性考虑，选择具有合适封装形式及热阻的封装。常见功率MOSFET封装为DPAK、D2PAK、PowerPAK 5X6、PowerPAK 3X3、DirectFET、TO220、TO247，小信号MOSFET对应的SOT23，SOT323等，后继引进中主要考虑PowerPAK 8X8，PowerPAK SO8 5X6 Dual，PowerPAK 5X6 dual cool，SO8封装器件在行业属退出期器件，选型时禁选，DPAK封装器件在行业属饱和期器件，选型时限选；插件封装在能源场景应用中优选，比如TO220，TO247。

3. 附录A：厂商分析

厂商

国别

简介

INFINEON

德国

1999年从西门子拆分出来，主力提供半导体和系统解决方案，解决在高能效、移动性和安全性方面带来的挑战，其高压功率MOSFET及IGBT技术优势明显，加上收购了IR（IR在LV/MV MOS行业技术领先且占有率第一），因此INFINEON可提供功率MOSFET及IGBT全系列产品，目前已收购CREE，后续在SIC功率器件将占主导地位。

三菱电机

（VINCOTECH）

日本

1921年成立，综合性企业，2012年收购德国厂家VINCOTECH，非功率MOSFET厂商，其在IGBT模块领域有完整的产业链，其模块主要用于机车牵引领域，电动汽车，电机控制领域。VINCOTECH为逆变器IGBT模块主流厂家，内部芯片外购。

ST

意法

2000年成立，有SGS和汤姆逊公司合并，半导体综合类厂家，其高压功率MOSFET及IGBT单管技术领先，不提供IGBT模块。

ON

美国

1999年成立，前身为motorala半导体元器件部，其功率MOSFET以中低压为主，现收购了FSC（中高压），虽在中压部分有重合，但已开始进军高压领域，2012年起开始发展IGBT单管及IGBT模块业务。

VISHAY

美国

1962年成立，老牌分立器件厂家，其中低压MOSFET行业占有率高，仅提供如SOT227封装的少量模块，目前已有部分高压MOS产品，

RENESAS

日本

2003年由三菱，日立及NEC合资成立，半导体综合厂商，其2013年宣布功率MOSFET退出PC市场，目前重点发展IGBT单管。

TOSHIBA

日本

1939年成立，日本最大半导体厂商，其功率MOSFET产品系列全（从高压到低压），IGBT重点业务在单管，主要市场家电，封装同业界主流不同，以TO3为主，后续会发展模块

FUJI

日本

1923年由日本古河同西门子合资成立，其功率OSFET产品线较窄，仅提供部分高压MOS，IGBT/模块产业链完整有自有芯片。

IXYS

美国

1983年成立，功率半导体行业技术领先公司，产品主要用于工业，其功率MOSFET，IGBT单管规格偏，且价格高

MICROSEMI

美国

1995年成立，时一家专注高可靠性的功率半导体公司，自收购APT后涉足工业及通信领域，其功率MOSFET/IGBT/模块价格高，性能优势不明显，主要做军品。

NXP

荷兰

2006年成立，前身为飞利浦事业部之一，半导体综合类公司，其功率MOSFET产品聚焦在100V以下，高压MOSFET，IGBT及IGBT模块

PANASONIC

日本

1918年成立，是日本最大的电机制造商，分立器件产品线管，功率MOSFET以中低为主，无IGBT/模块，功率GaN FET行业领先

ROHM

日本

1958年成立，综合类半导体公司，尤其擅长器件小型化，MOSFET以小信号为主，SIC器件行业领先，IGBT芯片产品线较窄。

SEMIKRON

德国

1951年成立，专注于功率半导体模块的封装，其封装技术优势明显，无功率MOSFET，IGBT单管，IGBT模块产品线齐全，芯片外购

TI

美国

1951年成立，半导体综合类厂商，行业地位高，功率MOSFET以中低压100V以下为主，无IGBT单管及模块

干货｜射频电路设计要点

1、射频电路中元器件封装的注意事项

成功的RF设计必须仔细注意整个设计过程中每个步骤及每个细节，这意味着必须在设计开始阶段就要进行彻底的、仔细的规划，并对每个设计步骤的进展进行全面持续的评估。而这种细致的设计技巧正是国内大多数电子企业文化所欠缺的。

近几年来，由于蓝牙设备、无线局域网络(WLAN)设备，和移动电话的需求与成长，促使业者越来越关注RF电路设计的技巧。从过去到现在，RF电路板设计如同电磁干扰(EMI)问题一样，一直是工程师们最难掌控的部份，甚至是梦魇。若想要一次就设计成功，必须事先仔细规划和注重细节才能奏效。

射频(RF)电路板设计由于在理论上还有很多不确定性，因此常被形容为一种「黑色艺术」(black art) 。但这只是一种以偏盖全的观点，RF电路板设计还是有许多可以遵循的法则。不过，在实际设计时，真正实用的技巧是当这些法则因各种限制而无法实施时，如何对它们进行折衷处理。重要的RF设计课题包括：阻抗和阻抗匹配、绝缘层材料和层叠板、波长和谐波...等。

在 WiFi 产品的开发过程中，射频电路的布线（RF Circuit Layout Guide）是极为关键的一个过程。很多时候，我们可能在原理上已经设计的很完善，但是在实际的制板，上件过后发现很不理想，实际上这些都是布线（Layout）做的不够完善的原因。本文将以一个无线网卡的布线实例及本人的一点工作经验为大家讲解一下射频电路在布线中应该注意的一些问题。

电路板的叠构（PCB Stack Up）

在进行布线之前，我们首先要确定电路板的叠构，就像盖房子要先有房子的墙壁。电路板的叠构的确定与电路设计的复杂度，电磁兼容的考虑等很多因素有关。下图给出了四层板，六层板和八层板的常用叠构方式。

在无线网卡的PCB叠构中，基本上不会出现单面板的情况，所以本文也不会对单面板的情况加以讨论。两层板设计中应该注意的问题。

在四层板的设计中，我们一般会将第二层作为完整的地平面，同时，也会把重要的信号线走在顶层（当然包括射频走线），以便于很好的控制阻抗。在六层板或者更多层板的设计中，我们同样会将第二层作为完整的地平面，然后在顶层走最重要的信号线。

PS：可以使用Polar计算单端阻抗与阻抗等，有些Layout软件自身就集成了阻抗计算器，如Allegro。

阻抗控制

在我们进行原理设计与仿真之后，在Layout中很值得注意的一件事情就是阻抗控制。众所周知，我们应该尽量保证走线的特征是50欧姆，这主要和线宽有关，在本实例中，是两层半，在Polar中采用Surface Coplanar Line模型进行阻抗的计算，我们可以得到一组比较理想的值：Height(H)=39.6mil,Track(W)=30mil,Track(W1)=30mil,Thickness=1OZ=1.4mil, Separation(S)=7mil, Dielectric(Er)=4.2，对应的特征阻抗是52.14欧姆，符合要求。如下图中高亮的线就是这样的一条射频走线。

射频元器件的摆放

相信做过射频设计的人都应该知道，我们应该尽可能的使走线的长度较短，元器件摆放的越紧凑越好（特殊要求除外），同时，也会尽可能的保证元器件的摆放对布线很有利（不要使走线绕来绕去的）。如下图，是射频功率放大器（PA，Power Amplifier）的周围器件的摆放，我们看到，元器件之间的距离很小。

射频走线应该注意的问题

如前所述，射频走线的长度要尽量短，线宽严格按照计算好的值去设定。在走线是尤其要注意的是，射频走线中不要有任何带有尖状的折点，在走线的转折处，最好要用弧线来实现，如下图

其次，在多层板的走线中，有可能重要的射频线要产生不可避免的交叉，这时我们就要使用我们最不想使用的东西：过孔。这样，会有部分射频信号线走到底层甚至中间层，但无论是哪一层，射频走线一定会有参考平面，这时一个值得注意的问题就是不要跨层，或者说不要使地平面不连续。

过孔的放置

过孔的放置真的是一件比较复杂的事情，本文只讨论那种接地的过孔。

首先，射频走线的旁边的地线最好能通过过孔打穿，接到底层或者中间层的地平面上，这样可以是任何干扰信号或者辐射有最短的到地的通路，但是，过孔与射频信号线的距离又不能太近，否则会严重影响射频信号质量，在实际的设计过程中可灵活把握，如下图，我们看到，高亮的信号线两层分布着很多过孔。

其次，在面积较大的地平面处，我们通常会放置很多的过孔用于连接不同层的地。这在射频电路的布线中，要注意的就是大过孔要没有规律的打，最好能弄成菱形的，这样可以最大限度的抑制各种干扰。

2、射频电路电源设计注意事项

（1）电源线是EMI 出入电路的重要途径。通过电源线，外界的干扰可以传入内部电路，影响RF电路指标。为了减少电磁辐射和耦合，要求DC-DC模块的一次侧、二次侧、负载侧环路面积最小。电源电路不管形式有多复杂，其大电流环路都要尽可能小。电源线和地线总是要很近放置。

(2)如果电路中使用了开关电源，开关电源的外围器件布局要符合各功率回流路径最短的原则。滤波电容要靠近开关电源相关引脚。使用共模电感，靠近开关电源模块。

（3）单板上长距离的电源线不能同时接近或穿过级联放大器（增益大于45dB）的输出和输入端附近。避免电源线成为RF信号传输途径，可能引起自激或降低扇区隔离度。长距离电源线的两端都需要加上高频滤波电容，甚至中间也加高频滤波电容。

（4）RF PCB的电源入口处组合并联三个滤波电容，利用这三种电容的各自优点分别滤除电源线上的低、中、高频。例如：10uf，0.1uf，100pf。并且按照从大到小的顺序依次靠近电源的输入管脚。

（5）用同一组电源给小信号级联放大器馈电，应当先从末级开始，依次向前级供电，使末级电路产生的EMI 对前级的影响较小。且每一级的电源滤波至少有两个电容：0.1uf，100pf。当信号频率高于1GHz时，要增加10pf滤波电容。

（6）常用到小功率电子滤波器，滤波电容要靠近三极管管脚，高频滤波电容更靠近管脚。三极管选用截止频率较低的。如果电子滤波器中的三极管是高频管，工作在放大区，外围器件布局又不合理，在电源输出端很容易产生高频振荡。线性稳压模块也可能存在同样的问题，原因是芯片内存在反馈回路，且内部三极管工作在放大区。在布局时要求高频滤波电容靠近管脚，减小分布电感，破坏振荡条件。

（7）PCB的POWER部分的铜箔尺寸符合其流过的最大电流，并考虑余量（一般参考为1A/mm线宽）。

（8）电源线的输入输出不能交叉。

(9)注意电源退耦、滤波，防止不同单元通过电源线产生干扰，电源布线时电源线之间应相互隔离。电源线与其它强干扰线（如CLK）用地线隔离。

（10）小信号放大器的电源布线需要地铜皮及接地过孔隔离，避免其它EMI干扰窜入，进而恶化本级信号质量。

（11）不同电源层在空间上要避免重叠。主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层。

（12）PCB板层分配便于简化后续的布线处理，对于一个四层PCB板(WLAN中常用的电路板)，在大多数应用中用电路板的顶层放置元器件和RF引线，第二层作为系统地，电源部分放置在第三层，任何信号线都可以分布在第四层。

第二层采用连续的地平面布局对于建立阻抗受控的RF信号通路非常必要，它还便于获得尽可能短的地环路，为第一层和第三层提供高度的电气隔离，使得两层之间的耦合最小。当然，也可以采用其它板层定义的方式(特别是在电路板具有不同的层数时)，但上述结构是经过验证的一个成功范例。

（13）大面积的电源层能够使Vcc布线变得轻松，但是，这种结构常常是引发系统性能恶化的导火索，在一个较大平面上把所有电源引线接在一起将无法避免引脚之间的噪声传输。反之，如果使用星型拓扑则会减轻不同电源引脚之间的耦合。

上图给出了星型连接的Vcc布线方案，该图取自MAX2826 IEEE 802.11a/g收发器的评估板。图中建立了一个主Vcc节点，从该点引出不同分支的电源线，为RF IC的电源引脚供电。每个电源引脚使用独立的引线在引脚之间提供了空间上的隔离，有利于减小它们之间的耦合。另外，每条引线还具有一定的寄生电感，这恰好是我们所希望的，它有助于滤除电源线上的高频噪声。

使用星型拓扑Vcc引线时，还有必要采取适当的电源去耦，而去耦电容存在一定的寄生电感。事实上，电容等效为一个串联的RLC电路，电容在低频段起主导作用，但在自激振荡频率(SRF)：

之后，电容的阻抗将呈现出电感性。由此可见，电容器只是在频率接近或低于其SRF时才具有去耦作用，在这些频点电容表现为低阻。

给出了不同容值下的典型S11参数，从这些曲线可以清楚地看到SRF，还可以看出电容越大，在较低频率处所提供的去耦性能越好(所呈现的阻抗越低)。

在Vcc星型拓扑的主节点处最好放置一个大容量的电容器，如2.2μF。该电容具有较低的SRF，对于消除低频噪声、建立稳定的直流电压很有效。IC的每个电源引脚需要一个低容量的电容器(如10nF)，用来滤除可能耦合到电源线上的高频噪声。对于那些为噪声敏感电路供电的电源引脚，可能需要外接两个旁路电容。例如：用一个10pF电容与一个10nF电容并联提供旁路，可以提供更宽频率范围的去耦，尽量消除噪声对电源电压的影响。每个电源引脚都需要认真检验，以确定需要多大的去耦电容以及实际电路在哪些频点容易受到噪声的干扰。

良好的电源去耦技术与严谨的PCB布局、Vcc引线(星型拓扑)相结合，能够为任何RF系统设计奠定稳固的基础。尽管实际设计中还会存在降低系统性能指标的其它因素，但是，拥有一个“无噪声”的电源是优化系统性能的基本要素.

3、射频PCB设计的EMC规范

1 层分布

1.1 双面板，顶层为信号层，底面为地平面。

1.2 四层板，顶层为信号层，第二层为地平面，第三层走电源、控制线。特殊情况下（如 射频信号线要穿过屏蔽壁），在第三层要走一些射频信号线。每层均要求大面积敷地。

1.2 四层板，顶层为信号层，第二层为地平面，第三层走电源、控制线。特殊情况下（如 射频信号线要穿过屏蔽壁），在第三层要走一些射频信号线。每层均要求大面积敷地。

2 接地

2.1 大面积接地 为减少地平面的阻抗，达到良好的接地效果，建议遵守以下要求：a) 射频 PCB 的接地要求大面积接地；b) 在微带印制电路中，底面为接地面，必须确保光滑平整；c) 要将地的接触面镀金或镀银，导电良好，以降低地线最抗；d) 使用紧固螺钉，使其与屏蔽腔体紧密结合，紧固螺钉的间距小于λ/20（依具体情 况而定）。

2.2 分组就近接地 按照电路的结构分布和电流的大小将整个电路分为成相对独立的几组，各组电路就 近接地形成回路，要调整各组内高频滤波电容方向，缩小电源回路。注意接地线要短而直， 禁止交叉重叠，减少公共地阻抗所产生的干扰。

2.3 射频器件的接地 表面贴射频器件和滤波电容需要接地时，为减少器件接地电感，要求：a) 至少要有 2 根线接铺地铜箔；b) 用至少 2 个金属化过孔在器件管脚旁就近接地。c) 增大过孔孔径和并联若干过孔。d) 有些元件的底部是接地的金属壳，要在元件的投影区内加一些接地孔，表面层 不得布线。

2.4 微带电路的接地 微带印制电路的终端单一接地孔直径必须大于微带线宽，或采用终端大量成排密布小孔 的方式接地。

2.5 接地工艺性要求

a) 在工艺允许的前提下，可缩短焊盘与过孔之间的距离；

b) 在工艺允许的前提下，接地的大焊盘可直接盖在至少 6 个接地过孔上（具体数量因 焊盘大小而异）；

c) 接地线需要走一定的距离时，应缩短走线长度，禁止超过λ/20，以防止天线效应 导致信号辐射；

d) 除特殊用途外，不得有孤立铜箔，铜箔上一定要加地线过孔；

e) 禁止地线铜箔上伸出终端开路的线头。

3 屏蔽

3.1 射频信号可以在空气介质中辐射。空间距离越大，工作频率越低，输入输出端的寄 生耦合就越小，隔离度则越大。PCB 典型的空间隔离度约为 50dB。

3.2 敏感电路和强烈辐射源电路要加屏蔽，但如果设计加工有难度时（如空间或成本限 制等），可不加，但要做试验最终决定。这些电路有：

a) 接收电路前端是敏感电路，信号很小，要采用屏蔽。

b) 对射频单元和中频单元须加屏蔽。接收通道中频信号会对射频信号产生较大干扰， 反之，发射通道的射频信号对中频信号也会造成辐射干扰。

c) 振荡电路：强烈辐射源，对本振源要单独屏蔽，由于本振电平较高，对其他单元形 成较大的辐射干扰。

d) 功放及天馈电路：强烈辐射源，信号很强，要屏蔽。

e) 数字信号处理电路：强烈辐射源，高速数字信号的陡峭的上下沿会对模拟的射频信 号产生干扰。

f) 级联放大电路：总增益可能会超过输出到输入端的空间隔离度，这样就满足了振荡 条件之一，电路可能自激。如果腔体内的电路同频增益超过 30－50dB，必须在 PCB 板 上焊接或安装金属屏蔽板，增加隔离度。实际设计时要综合考虑频率、功率、增益情况 决定是否加屏蔽板。

g) 级联的滤波、开关、衰减电路：在同一个屏蔽腔内，级联滤波电路的带外衰减、级 联开关电路的隔离度、级联衰减电路的衰减量必须小于 30－50dB。如果超过这个值， 必须在 PCB 板上焊接或安装金属屏蔽板，增加隔离度。实际设计时要综合考虑频率、功 率、增益情况决定是否加屏蔽板。

h) 收发单元混排时应屏蔽。

i) 数模混排时，对时钟线要包地铜皮隔离或屏蔽。

4 屏蔽材料和方法

4.1 常用的屏蔽材料均为高导电性能材料，如铜板、铜箔、铝板、铝箔。钢板或金属镀 层、导电涂层等。

4.2 静电屏蔽主要用于防止静电场和恒定磁场的影响。应注意两个基本要点，即完善的 屏蔽体和良好的接地性。

4.3 电磁屏蔽主要用于防止交变磁场或交变电磁场的影响，要求屏蔽体具有良好的导电 连续性，屏蔽体必须与电路接在共同的地参考平面上，要求 PCB 中屏蔽地与被屏蔽电路地要 尽量的接近。

4.4 对某些敏感电路，有强烈辐射源的电路可以设计一个在 PCB 上焊接的屏蔽腔，PCB 在 设计时要加上“过孔屏蔽墙”，就是在 PCB 上与屏蔽腔壁紧贴的部位加上接地的过孔。要求 如下：

a) 有两排以上的过孔；

b) 两排过孔相互错开；

c) 同一排的过孔间距要小于λ/20；

d) 接地的 PCB 铜箔与屏蔽腔壁压接的部位禁止有阻焊。

4.5 射频信号线在顶层穿过屏蔽壁时，要在屏蔽腔相应位置开一个槽门，门高大于 0.5mm, 门宽要保证安装屏蔽壁后信号线与屏蔽体间的距离大于 1mm。

5 屏蔽罩设计

5.1 金属屏蔽腔的基本结构

5.1.1 此类屏蔽罩被广泛使用，如图 27。材料一般为薄的铝合金，制造工艺一般采用冲 压折弯或压力铸造工艺，这种屏蔽罩有较多的螺钉孔，便于螺钉固定。部分需铝合金盖子和 吸波材料增强屏蔽性能。射频 PCB 需装在屏蔽腔内，要选择合适的屏蔽腔尺寸，使其最低 谐振频率远高于工作频率，最好 10 倍以上，详见附录 G“金属屏蔽腔的尺寸设计”。

5.1.2 屏蔽腔的高度一般为第一层介质厚度 15－20 倍或以上，在屏蔽腔面积一定时，要 提高屏蔽腔的最低谐振频率，需增加长宽比，避免正方形的腔体，如图 。

5.2 金属屏蔽腔对 PCB 布局的工艺要求

5.2.1 屏蔽罩与 PCB 板接触的罩体设计时应考虑 PCB bottom 面的器件高度，特别是插 件器件引脚伸出的高度。

5.2.2 需考虑螺丝禁布区的大小，防止组装时损坏表层线路或器件。射频功放板由于结 构尺寸的限制，其单板尺寸相对较小，故一般要求螺钉安装空间（禁布区）至少在安装孔焊 盘外侧。螺钉安装空间见表 5

.5.2.3 金属屏蔽罩自身成本和装配成本很贵，并且外形不规则的金属屏蔽罩在制造时很 难保证高精度和高平整性，又使元器件布局受到一些限制；金属屏蔽罩不利于元器件更换和 故障定位。

5.2.4 尽可能保证屏蔽罩的完整非常重要，进入金属屏蔽罩的数字信号线应该尽可能走 内层，RF 信号线可以从金属屏蔽罩底部的小缺口和地缺口处的布线层上走出去，不过缺口 处周围要尽可能地多布一些地，不同层上的地可通过多个过孔连在一起。

5.2.5 为保证装配和返修，金属屏蔽罩周围５ｍｍ范围内不能有超过其高度的器件，Chip 小器件到屏蔽罩的距离应该２ｍｍ以上，其它器件距离要求３ｍｍ以上，并且放置朝向最好 符合方便维修方向。

5.2.6 金属屏蔽罩内部不能有超过其高度的器件，并且器件顶部到屏蔽罩面的距离要符 合安全规范要求。

5.2.7 需考虑 SMA 微带插座与 PCB 板接触时的高度匹配，否则焊接可靠性存在影响。如图29所示，设计时须考虑PCB板厚的公差（±10%），金属屏蔽腔的加工误差(±0.05mm)。建议 SMA 微带插座与 PCB 板的高度间隙不超过 0.5mm，插座与焊盘不允许有明显偏差。

5.2.8 由于功放板设计的特殊情况，容许 2 块单板之间信号穿过屏蔽罩，并用飞线连接， 如图

4、射频走线与地

举个例子来说吧。我们将对多层电路板进行射频线仿真，为了更好的做出对比，将仿真的PCB分为表层铺地前的和铺地后的两块板分别进行仿真对比;表层未铺地的PCB文件如下图1所示(两种线宽):

图1a：线宽0.1016 mm的射频线(表层铺地前)

图1b：线宽0.35 mm的射频线(表层铺地前)

首先将线宽不同的两块板(表层铺地前)由ALLEGRO导入SIWAVE，在目标线上加入50Ω端口。针对不同线宽0.1016mm和0.35mm， 我们的仿真结果如图2所示，图中显示的曲线是S21，仿真频率范围为800MHz-1GHz。

图2a：表层未铺地的S21 (线宽0.1016mm)

图2b：表层未铺地的S21 (线宽0.35mm)

由图中可以看到，在800MHz-1GHz的范围内，仿真的数据展示为小数点后一到两位的数量级，0.35mm的损耗要比0.1016mm的线小一个数量 级，这是因为0.35mm的线宽在该板的层叠条件下其特征阻抗接近50Ω。因此间接验证了我们所做的阻抗计算(用线宽约束)是有一定作用的。

接下来我们做了表层铺地后的同样的仿真(800MHz-1GHz)，导入的PCB文件如下图。

图3a：0.1016 mm的射频线(表层铺地)

图3b：0.35 mm的射频线(表层铺地)

图3：表层铺过地后的PCB

仿真结果如下图:

图4a：表层铺地后的S21 (0.1016mm)

图4b：表层铺地后的S21 (0.35mm)

图4：表层铺过地后的S21

由图中看到，仿真的数据显示，该传输线的线损已经是1-2 dB的数量级了，当然0.35 mm的损耗要明显小于0.1016 mm的。另外一个明显的现象是相对于未铺地的仿真结果，随着频率由800MHz到1GHz的增加，损耗趋大。

我们可以从仿真的结果中得到这样一个结果：

1.射频走线最好按50欧姆走，可以减小线损; 2.表层的铺地事实上是将一部分RF信号能量耦合到了地上，造成了一定的损耗。 因此PCB表层的铺地应该有所讲究。尽量远离RF线。工程经验是大于1.5倍的线宽。

【5】设计checklist

1

ESD防护元件直接放在主信号路径上。

2

模块分腔屏蔽合理，己关注腔体自谐振频率。

3

屏蔽墙及内倒角位置的顶面是布局、布线、信号过孔禁布区。

4

匹配元件靠近相关的RF器件端口布局

5

已考虑热设计，保证热量不集中，散热容易。

6

RF主信号流一字布局，如果受空间限制，不能一字布局时，可以采用L形布局，慎用U形布局。

7

对绕线电感的布局必须要保证相邻电感的磁力线相互垂直，对印制线类电感（LTCC工艺）如做不到磁力线相互垂直，应该远离放置。

8

分立元件构成的组合电路，不被其它元件或传输线打散，例如电阻衰减器的三个电阻布局互相靠近。滤波器电路要一面布局，并且不能被其它传输线打散。

9

高中低频组合滤波，高频小容量滤波电容最靠近器件管脚。

10

PCB螺钉数量和布局合理。

11

功放PCB开窗综合考虑了安装余量和电气性能。

12

功放可变电容、隔直电容位置己按原理图设计者要求布局。

13

元件离屏蔽壁间距符合要求，考虑了误差。

14

射频PCB的输入输出和其它部分的接口是否满足设计要求。

15

在正常工作或测试环境下，没有Stub。

17

数字芯片PWM调制输出直流的RC滤波电路，放置在数字芯片侧。

18

腔内同频增益超过40dB级联放大电路需进行了分腔。例如：接收通道的增益一般会很大，需要进行分腔

19

级联衰减电路的衰减量大于40dB的电路需进行分腔。

20

级联滤波电路的带外衰减和级联开关电路的隔离度大于40dB，则需要分腔。

21

射频电源的分配一般按照就近供电的原则，以免相互之间产生干扰。同时，在不同芯片共用同一个电源芯片时，要注意芯片之间是否会通过电源产生干扰。

22

电源的摆放位置是否合适，要保证输入输出电源线不能交叉，走线距离最短。

23

电源输入口的滤波电容是否靠近输入管脚，并且按照从大到小的顺序排列，容值最小的电容最靠近电源的输入管脚。

24

器件DATASHEET上有特殊要求的布局是否满足。

1

布RF线需要进行控制走线阻抗，将它们布得尽可能直接，这样可以减小损耗和不期望得到的耦合。

2

微带线下方需要连续的地，同样的，带状线上方和下方也需要连续的地；地平面不仅提供需要的回路，还可以将信号跟其它信号层隔离；

3

长的、没有屏蔽的走线，如RF前端的连线需要用带状线，这样有利于使用固有的屏蔽。

4

避免在内层和外层多次来回走线；

5

当RF信号线在不同层之间过渡时，过孔需要远离潜在的干扰电路、走线及过孔（比如数字控制线、时钟、电源等）；确保射频过孔和干扰路径之间铺地并加地过孔，起隔离作用。

6

时钟线、数据线、控制线之间的距离需满足3W原则。如果空间允许，尽量拉开线间距离。

7

走线要最短，不能闭环，不能有锐角和直角。

8

晶振表面以下不能有过孔和走线。频综、pll滤波器件、VCO、滤波器和电感下表面不能走线。

9

模拟信号与数字信号，电源线与控制信号线，弱信号与其他任何信号需要分层（最好有地隔离）或相距较远走线。如果分层相邻层的线与线之间不能并行走线，最好垂直走线。如果没有分层线间的距离是要满足隔离度的要求，至少满足线距大于3W。

10

射频敏感信号不能靠近强辐射信号。

11

差分信号线需对称走线，线长相差不能超过100mil，差分线对间的间距需满足3W规则。

12

输入输出阻抗不是50欧姆的器件，输入输出阻抗线需满足阻抗匹配要求。

13

在原理图中，有特殊要求的阻抗线需满足原理图的设计要求。

14

不同单元电源线布线时，电源线之间需相互隔离，以免各单元电路通过电源相互干扰。

15

不同电源层在空间上不能重叠，如果重叠需要有地层隔离。

16

电源的走线线宽要满足电流的通流量要求。（一般参考为1A/mm线宽）

17

RF信号布线周围如果存在其它RF信号线，在两者之间需辅地铜皮，并打地过孔。

18

电源部分导线印制线在层间转接的过孔数符合通过电流的要求（1A/Ф0.3mm孔）。

19

RF信号布线周围如果存在其它不相关的非RF信号（如过路电源线），在两者之间需辅地铜皮，并打地过孔。

20

小信号放大器的电源布线需要地铜皮及接地过孔隔离，避免其它EMI干扰窜入，进而恶化本级信号质量。

21

接地线要短而直，减少分布电感，减小公共地阻抗所产生的干扰。

22

RF 主信号路径上的接地器件和电源滤波电容需要接地时，为减小器件接地电感，要求就近接地。

23

有些元件的底部是接地的金属壳，要在元件的投影区内加一些接地孔，投影区内的表面层不得布信号线和过孔；

24

接地线需要走一定的距离时，应加粗走线线宽、缩短走线长度，禁止接近和超过1/4导引波长，以防止天线效应导致信号辐射；

25

除特殊用途外，不得有孤立铜皮，铜皮上一定要加地线过孔。

26

对某些敏感电路、有强烈辐射源的电路分别放在屏蔽腔内，装配时屏蔽腔压在PCB表面。PCB在设计时要加上“过孔屏蔽墙”，就是在PCB上与屏蔽腔壁紧贴的部位加上接地的过孔。要有两排以上的过孔，两排过孔相互错开，同一排的过孔间距在100mils左右。

27

一些RF器件封装较小，SMD焊盘宽度可能小至12mils，而RF信号线宽可能达50mils以上，要用渐变线，禁止线宽突变，且过渡部分的线不宜太长。

28

当50欧细微带线上有大焊盘时，大焊盘相当于分布电容，破坏了微带线的特性阻抗连续性。需将焊盘下方的地平面挖空，来减小焊盘的分布电容。并通过软件仿真，保证阻抗为50欧姆。

29

过孔是引起RF 通道上阻抗不连续性的重要因素之一，如果信号频率大于1GHz，就要考虑过孔的影响。具体情况需用HFSS和Optimetrics进行优化仿真。

1

数据、时钟、使能线不能在数字频率合成器芯片、晶体、晶振、变压器、光耦、电源模块等器件底部表面层走线。

2

频综的电源线要和其他干扰信号进行隔离，以免影响频综的相位噪声和杂散。

3

环路滤波器的布局要同层布局，并且结构紧凑，靠近相关的滤波管脚，在滤波器的下表面不能走线。

4

VCO的电源和控制电压，要和其它干扰信号进行隔离。

5

VCO和频综下面不能走线。

6

频综的数据、时钟、使能信号之间的距离要满足至少3W的间距。如果分层布线，不能平行重叠走线。

1

参考源的参考输入信号，是从中频送过来的，走线一定要短，不能对其它电路有影响。

2

数据、时钟、使能信号之间的距离要满足至少3W的间距。如果分层布线，不能平行重叠走线。

4

VCO的电源和控制电压，要和其它干扰信号进行隔离。

5

参考源的输出电路要和其它信号进行隔离。

1

LNA的输入信号线要越短越好。减小线损，增强接收通道的灵敏度。

2

LNA的匹配电路要靠近相应的管脚放置。

3

射频前端的ESD防护电路，一定要放在射频信号的主干线上，以防降低防护等级。

1

小信号放大器的电源布线需要地铜皮及接地过孔隔离，避免其它EMI干扰窜入，进而恶化本级信号质量。

2

单片放大器偏置电感的焊盘也最好放在RF信号线上，如果空间紧张也可通过12mil高阻线与RF信号线相连 。

3

当同一电源给两级放大器同时供电时，电源要从后级向前级供电，以免末级放大电路影响前级。

4

小信号放大器的电源地回路要小，电容接地要短而直，减小公共地阻抗所产生的干扰。

1

滤波器的匹配元件要靠近相应的管脚。

2

当滤波器的输入输出管脚为大焊盘时，为了保证阻抗的连续性，需要将其下面的层挖空。需通过仿真软件计算具体的阻抗值。

3

当滤波器底部是金属外壳与接地脚相连，器件的元件面投影区是禁布区，不能布微带线和过孔，

1

要注意混频器的外围器件应该按照DATASHEET的要求布局。

2

对于集成双平衡混频器，扼流电感和隔离电感一定要远离，并且垂直放置。

3

对于集成双平衡混频器，隔离电感的接地必须充分，尽量在附近多打地孔。

4

对于集成双平衡混频器，两个扼流电感要保持对称平行放置

1

I/Q是两对差分线对，这两对差分线对间的间距满足3W规则，并且中间要加地孔隔离。

2

I/Q分别是两对差分线对，这两对差分线要并行走线，不能交叉走线。

3

两对差分线线长相差不能超过100mil。

4

差分线走线过孔不能超过4个。

1

电源线是EMI 出入电路的重要途径。通过电源线，外界的干扰可以传入内部电路，影响RF电路指标。为了减少电磁辐射和耦合，要求DC-DC模块的一次侧、二次侧、负载侧环路面积最小。电源电路不管形式有多复杂，其大电流环路都要尽可能小。

2

单板上长距离的电源线不能同时接近或穿过级联放大器（增益大于45dB）的输出和输入端附近。避免电源线成为RF 信号传输途径，可能引起自激或降低扇区隔离度。长距离电源线的两端都需要加上高频滤波电容，甚至中间也加高频滤波电容。

3

RF PCB的电源入口处组合并联三个滤波电容，利用这三种电容的各自优点分别滤除电源线上的低、中、高频。例如：10uf，0.1uf，100pf。并且按照从大到小的顺序依次靠近电源的输入管脚。

4

用同一组电源给小信号级联放大器馈电，应当先从末级开始，依次向前级供电，使末级电路产生的EMI 对前级的影响较小。且每一级的电源滤波至少有两个电容：0.1uf，100pf。当信号频率高于1GHz时，要增加10pf滤波电容。

5

不同电源层在空间上要避免重叠。主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层。

6

电源部分导线印制线在层间转接的过孔数符合通过电流的要求（1A/Ф0.3mm孔）。

7

PCB的POWER部分的铜箔尺寸符合其流过的最大电流，并考虑余量（一般参考为1A/mm线宽）。

8

电源线的输入输出不能交叉。

1

电源印制导线在层间转接的过孔数符合通过电流的要求（1A/Ф0.3孔）

2

PCB的POWER部分的铜箔尺寸符合其流过的最大电流，并考虑余量（一般参考为2A/mm线宽）

3

单板上高温元器件的防护和热处理措施合理（类似加热器件的高温元器件处理）

4

较大面积可触及导电零部件外壳与地连接（如DC/DC外壳、屏蔽盒）

5

较大体积零件的固定孔及安装后的电气间隙和在印制板上的爬电距离符合安规要求。（如DC/DC外壳、屏蔽盒）

6

屏蔽盒固定后，与其它接插件等带能量危险或与危险电压电极的电气间隙达到安规要求；固定螺钉及垫片在印制板上爬电距离符合要求。

7

-48V输入印制线位于重叠位置，层间距离没有小于0.1mm。

8

PCB电源部分的连接器有防止反插措施

9

DC/DC的输入/输出印制线，不与DC/DC模块在同一面（贴装DC/DC除外，无台阶的DC/DC外壳会与印制线的电气间隙不够，甚至会依靠阻焊剂绝缘）

10

功放输出口有保护电路（如环行器等）保证不会过功率引发过热或燃烧事件

11

防雷击连接器与气体放电管及保护二极管之间的布线要尽量粗，并且其布线到地的距离要大于80mil以上。

一、布局注意事项

（1） 结构设计要求 在 PCB 布局之前需要弄清楚产品的结构。

结构需要在 PCB 板上体现出来。比如腔壳的外边厚度大小，中间隔腔的厚度大小， 倒角半径大小和隔腔上的螺钉大小等等(换句话说，结构设计是根据 完成后的 PCB 上所画的轮廓（结构部分）进行具体设计的)。一般情 况，外边腔厚度为 4mm；内腔宽度为 3mm；点胶工艺的为 2mm；倒角 半径 2.5mm。以 PCB 板的左下角为原点，隔腔需在栅格 0.5 的整数倍， 最少需要做到栅格为 0.1 的整数倍。这样有利于结构加工商进行加工， 误差控制比较精确些。当然，这需要根据客户的要求来设计。

下图所示为 PCB 设计完成后的结构轮廓图：

（2） 布局要求 布局优先对射频链路进行布局，然后对其它电路进行布局。A 射频链路布局注意事项 完全根据原理图的先后顺序（输入到输出，包括每个元件的先后 位置和元件与元件之间的间距都有讲究的。有的元件与元件之间距离 不宜过大，比如π 网。）进行布局，布局成“一”字形或者“L”形。在实际的射频链路布局中，因受产品的空间限制，不可能完全实 现，这就迫使我们将布局成“U”形。布局成 U 形并不是不可以，但 需要在中间加隔腔将其左右进行隔离，做好屏蔽。

还有一种在横向也需要添加隔腔。即，用隔腔把一字形左右进行 隔离。这主要是因为需要隔离部分非常敏感或易干扰其它电路；另外， 还有一种可能就是一字形输入端到输出端这段电路的增益过大，也需 要用隔腔将其分开（若增益过大，腔体太大，可能会引起自激。）。

B 芯片外围电路布局 射频器件外围电路布局严格参照 datasheet 上面的要求进行布 局，受空间限制可以进行调整；数字芯片外围电路布局就不多讲了。

二、 布线注意事项

根据 50 欧姆阻抗线宽进行布线，尽量从焊盘中心出线，线成直 线，尽量走在表层。在需要拐弯的地方做成 45 度角或圆弧走线，推 荐在电容或电阻两边进行拐弯。如果遇到器件走线匹配要求的，请严 格按照 datasheet 上面的参考值长度走线。比如，一个放大管与电容 之间的走线长度(或电感之间的走线长度)要求等等。

在进行 PCB 设计时，为了使高频电路板的设计更合理，抗干扰性能更 好，应从以下几方面考虑（通用做法）：

（1） 合理选择层数 在 PCB 设计中对高频电路板布线时，利用中间内层平面作为电源和 地线层，可以起到屏蔽的作用，有效降低寄生电感、缩短信号线长度、 降低信号间的交叉干扰。

（2） 走线方式 走线必须按照 45°角拐弯或圆弧拐弯，这样可以减小高频信 号的发射和相互之间的耦合。

（3） 走线长度 走线长度越短越好，两根线并行距离越短越好。

（4） 过孔数量 过孔数量越少越好。

（5） 层间布线方向 层间布线方向应该取垂直方向，就是顶层为水平方向，底层为 垂直方向，这样可以减小信号间的干扰。

（6） 敷铜 增加接地的敷铜可以减小信号间的干扰。

（7） 包地 对重要的信号线进行包地处理，可以显著提高该信号的抗干扰 能力，当然还可以对干扰源进行包地处理，使其不能干扰其他 信号。

（8） 信号线 信号走线不能环路，需要按照菊花链方式布线。

三、 接地处理

（1）射频链路接地 射频部分采用多点接地方式进行接地处理。射频链路铺铜间隙一般 30mil 到 40mil 用的比较多。两边都需要打接地孔，且间距尽量保持 一致。射频通路上对地电容电阻的接地焊盘，尽量就近打接地孔。器 件上的接地焊盘都需要打接地过孔。

（2）腔壳接地孔 为了让腔壳与 PCB 板之间更好的接触。一般打两排接地孔且交错方 式放置，如图 06 所示。PCB 隔腔上需要开窗，如图 07 所示。PCB 底 层接地铜皮与底板接触的地方都需要开窗处理，使其更好的接触。如 图 08 所示（PCB 板的上半部分与底座接触）：

PCB 隔腔接地过孔图

PCB 隔腔开窗图

PCB 底层开窗图

（3）螺钉放置（需要了解结构知识） 为了使 PCB 与底座和腔壳之间有更紧密的接触（更好的屏蔽） 需要在 PCB 板上放置螺钉孔位置。PCB 与腔壳之间螺钉放置方法：隔腔每个交叉的地方放置一个螺 钉。在实际设计中，比较难实现，可以根据模块电路功能进行适当调 整。但不管怎样，腔壳四个角上必须都有螺钉。

腔壳螺钉图

PCB 与底座之间的螺钉放置方法：腔壳中的每个小腔内都需要有 螺钉，视腔大小而定螺钉数量（腔越大，放置的螺钉就多）。一般原 则是在腔的对角上放置螺钉。SMA 头或其他连接器旁边必须放置螺钉。在 SMA 头或连接器在插拔过程中不致 PCB 板变形。

腔内螺钉图

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